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  1. /* linux/arch/arm/mach-exynos4/include/mach/regs-clock.h
    2. 

  2.  *
    3. 

  3.  * Copyright (c) 2010-2011 Samsung Electronics Co., Ltd.
    4. 

  4.  *		http://www.samsung.com
    5. 

  5.  *
    6. 

  6.  * EXYNOS4 - Clock register definitions
    7. 

  7.  *
    8. 

  8.  * This program is free software; you can redistribute it and/or modify
    9. 

  9.  * it under the terms of the GNU General Public License version 2 as
    10. 

  10.  * published by the Free Software Foundation.
    11. 

  11. */
    12. 

  12. 

  13. #ifndef __ASM_ARCH_REGS_CLOCK_H
    14. 

  14. #define __ASM_ARCH_REGS_CLOCK_H __FILE__
    15. 

  15. 

  16. #include <plat/cpu.h>
    17. 

  17. #include <mach/map.h>
    18. 

  18. 

  19. #define EXYNOS_CLKREG(x)			(S5P_VA_CMU + (x))
    20. 

  20. 

  21. #define EXYNOS4_CLKDIV_LEFTBUS			EXYNOS_CLKREG(0x04500)
    22. 

  22. #define EXYNOS4_CLKDIV_STAT_LEFTBUS		EXYNOS_CLKREG(0x04600)
    23. 

  23. #define EXYNOS4_CLKGATE_IP_LEFTBUS		EXYNOS_CLKREG(0x04800)
    24. 

  24. 

  25. #define EXYNOS4_CLKDIV_RIGHTBUS			EXYNOS_CLKREG(0x08500)
    26. 

  26. #define EXYNOS4_CLKDIV_STAT_RIGHTBUS		EXYNOS_CLKREG(0x08600)
    27. 

  27. #define EXYNOS4_CLKGATE_IP_RIGHTBUS		EXYNOS_CLKREG(0x08800)
    28. 

  28. 

  29. #define EXYNOS4_EPLL_LOCK			EXYNOS_CLKREG(0x0C010)
    30. 

  30. #define EXYNOS4_VPLL_LOCK			EXYNOS_CLKREG(0x0C020)
    31. 

  31. 

  32. #define EXYNOS4_EPLL_CON0			EXYNOS_CLKREG(0x0C110)
    33. 

  33. #define EXYNOS4_EPLL_CON1			EXYNOS_CLKREG(0x0C114)
    34. 

  34. #define EXYNOS4_VPLL_CON0			EXYNOS_CLKREG(0x0C120)
    35. 

  35. #define EXYNOS4_VPLL_CON1			EXYNOS_CLKREG(0x0C124)
    36. 

  36. 

  37. #define EXYNOS4_CLKSRC_TOP0			EXYNOS_CLKREG(0x0C210)
    38. 

  38. #define EXYNOS4_CLKSRC_TOP1			EXYNOS_CLKREG(0x0C214)
    39. 

  39. #define EXYNOS4_CLKSRC_CAM			EXYNOS_CLKREG(0x0C220)
    40. 

  40. #define EXYNOS4_CLKSRC_TV			EXYNOS_CLKREG(0x0C224)
    41. 

  41. #define EXYNOS4_CLKSRC_MFC			EXYNOS_CLKREG(0x0C228)
    42. 

  42. #define EXYNOS4_CLKSRC_G3D			EXYNOS_CLKREG(0x0C22C)
    43. 

  43. #define EXYNOS4_CLKSRC_IMAGE			EXYNOS_CLKREG(0x0C230)
    44. 

  44. #define EXYNOS4_CLKSRC_LCD0			EXYNOS_CLKREG(0x0C234)
    45. 

  45. #define EXYNOS4_CLKSRC_MAUDIO			EXYNOS_CLKREG(0x0C23C)
    46. 

  46. #define EXYNOS4_CLKSRC_FSYS			EXYNOS_CLKREG(0x0C240)
    47. 

  47. #define EXYNOS4_CLKSRC_PERIL0			EXYNOS_CLKREG(0x0C250)
    48. 

  48. #define EXYNOS4_CLKSRC_PERIL1			EXYNOS_CLKREG(0x0C254)
    49. 

  49. 

  50. #define EXYNOS4_CLKSRC_MASK_TOP			EXYNOS_CLKREG(0x0C310)
    51. 

  51. #define EXYNOS4_CLKSRC_MASK_CAM			EXYNOS_CLKREG(0x0C320)
    52. 

  52. #define EXYNOS4_CLKSRC_MASK_TV			EXYNOS_CLKREG(0x0C324)
    53. 

  53. #define EXYNOS4_CLKSRC_MASK_LCD0		EXYNOS_CLKREG(0x0C334)
    54. 

  54. #define EXYNOS4_CLKSRC_MASK_MAUDIO		EXYNOS_CLKREG(0x0C33C)
    55. 

  55. #define EXYNOS4_CLKSRC_MASK_FSYS		EXYNOS_CLKREG(0x0C340)
    56. 

  56. #define EXYNOS4_CLKSRC_MASK_PERIL0		EXYNOS_CLKREG(0x0C350)
    57. 

  57. #define EXYNOS4_CLKSRC_MASK_PERIL1		EXYNOS_CLKREG(0x0C354)
    58. 

  58. 

  59. #define EXYNOS4_CLKDIV_TOP			EXYNOS_CLKREG(0x0C510)
    60. 

  60. #define EXYNOS4_CLKDIV_CAM			EXYNOS_CLKREG(0x0C520)
    61. 

  61. #define EXYNOS4_CLKDIV_TV			EXYNOS_CLKREG(0x0C524)
    62. 

  62. #define EXYNOS4_CLKDIV_MFC			EXYNOS_CLKREG(0x0C528)
    63. 

  63. #define EXYNOS4_CLKDIV_G3D			EXYNOS_CLKREG(0x0C52C)
    64. 

  64. #define EXYNOS4_CLKDIV_IMAGE			EXYNOS_CLKREG(0x0C530)
    65. 

  65. #define EXYNOS4_CLKDIV_LCD0			EXYNOS_CLKREG(0x0C534)
    66. 

  66. #define EXYNOS4_CLKDIV_MAUDIO			EXYNOS_CLKREG(0x0C53C)
    67. 

  67. #define EXYNOS4_CLKDIV_FSYS0			EXYNOS_CLKREG(0x0C540)
    68. 

  68. #define EXYNOS4_CLKDIV_FSYS1			EXYNOS_CLKREG(0x0C544)
    69. 

  69. #define EXYNOS4_CLKDIV_FSYS2			EXYNOS_CLKREG(0x0C548)
    70. 

  70. #define EXYNOS4_CLKDIV_FSYS3			EXYNOS_CLKREG(0x0C54C)
    71. 

  71. #define EXYNOS4_CLKDIV_PERIL0			EXYNOS_CLKREG(0x0C550)
    72. 

  72. #define EXYNOS4_CLKDIV_PERIL1			EXYNOS_CLKREG(0x0C554)
    73. 

  73. #define EXYNOS4_CLKDIV_PERIL2			EXYNOS_CLKREG(0x0C558)
    74. 

  74. #define EXYNOS4_CLKDIV_PERIL3			EXYNOS_CLKREG(0x0C55C)
    75. 

  75. #define EXYNOS4_CLKDIV_PERIL4			EXYNOS_CLKREG(0x0C560)
    76. 

  76. #define EXYNOS4_CLKDIV_PERIL5			EXYNOS_CLKREG(0x0C564)
    77. 

  77. #define EXYNOS4_CLKDIV2_RATIO			EXYNOS_CLKREG(0x0C580)
    78. 

  78. 

  79. #define EXYNOS4_CLKDIV_STAT_TOP			EXYNOS_CLKREG(0x0C610)
    80. 

  80. #define EXYNOS4_CLKDIV_STAT_MFC			EXYNOS_CLKREG(0x0C628)
    81. 

  81. 

  82. #define EXYNOS4_CLKGATE_SCLKCAM			EXYNOS_CLKREG(0x0C820)
    83. 

  83. #define EXYNOS4_CLKGATE_IP_CAM			EXYNOS_CLKREG(0x0C920)
    84. 

  84. #define EXYNOS4_CLKGATE_IP_TV			EXYNOS_CLKREG(0x0C924)
    85. 

  85. #define EXYNOS4_CLKGATE_IP_MFC			EXYNOS_CLKREG(0x0C928)
    86. 

  86. #define EXYNOS4_CLKGATE_IP_G3D			EXYNOS_CLKREG(0x0C92C)
    87. 

  87. #define EXYNOS4_CLKGATE_IP_IMAGE		(soc_is_exynos4210() ? \
    88. 

  88. 						EXYNOS_CLKREG(0x0C930) : \
    89. 

  89. 						EXYNOS_CLKREG(0x04930))
    90. 

  90. #define EXYNOS4210_CLKGATE_IP_IMAGE		EXYNOS_CLKREG(0x0C930)
    91. 

  91. #define EXYNOS4212_CLKGATE_IP_IMAGE		EXYNOS_CLKREG(0x04930)
    92. 

  92. #define EXYNOS4_CLKGATE_IP_LCD0			EXYNOS_CLKREG(0x0C934)
    93. 

  93. #define EXYNOS4_CLKGATE_IP_FSYS			EXYNOS_CLKREG(0x0C940)
    94. 

  94. #define EXYNOS4_CLKGATE_IP_GPS			EXYNOS_CLKREG(0x0C94C)
    95. 

  95. #define EXYNOS4_CLKGATE_IP_PERIL		EXYNOS_CLKREG(0x0C950)
    96. 

  96. #define EXYNOS4_CLKGATE_IP_PERIR		(soc_is_exynos4210() ? \
    97. 

  97. 						EXYNOS_CLKREG(0x0C960) : \
    98. 

  98. 						EXYNOS_CLKREG(0x08960))
    99. 

  99. #define EXYNOS4210_CLKGATE_IP_PERIR		EXYNOS_CLKREG(0x0C960)
    100. 

  100. #define EXYNOS4212_CLKGATE_IP_PERIR		EXYNOS_CLKREG(0x08960)
    101. 

  101. #define EXYNOS4_CLKGATE_BLOCK			EXYNOS_CLKREG(0x0C970)
    102. 

  102. 

  103. #define EXYNOS4_CLKSRC_MASK_DMC			EXYNOS_CLKREG(0x10300)
    104. 

  104. #define EXYNOS4_CLKSRC_DMC			EXYNOS_CLKREG(0x10200)
    105. 

  105. #define EXYNOS4_CLKDIV_DMC0			EXYNOS_CLKREG(0x10500)
    106. 

  106. #define EXYNOS4_CLKDIV_DMC1			EXYNOS_CLKREG(0x10504)
    107. 

  107. #define EXYNOS4_CLKDIV_STAT_DMC0		EXYNOS_CLKREG(0x10600)
    108. 

  108. #define EXYNOS4_CLKDIV_STAT_DMC1		EXYNOS_CLKREG(0x10604)
    109. 

  109. #define EXYNOS4_CLKGATE_IP_DMC			EXYNOS_CLKREG(0x10900)
    110. 

  110. 

  111. #define EXYNOS4_DMC_PAUSE_CTRL			EXYNOS_CLKREG(0x11094)
    112. 

  112. #define EXYNOS4_DMC_PAUSE_ENABLE		(1 << 0)
    113. 

  113. 

  114. #define EXYNOS4_APLL_LOCK			EXYNOS_CLKREG(0x14000)
    115. 

  115. #define EXYNOS4_MPLL_LOCK			(soc_is_exynos4210() ? \
    116. 

  116. 						EXYNOS_CLKREG(0x14004) :  \
    117. 

  117. 						EXYNOS_CLKREG(0x10008))
    118. 

  118. #define EXYNOS4_APLL_CON0			EXYNOS_CLKREG(0x14100)
    119. 

  119. #define EXYNOS4_APLL_CON1			EXYNOS_CLKREG(0x14104)
    120. 

  120. #define EXYNOS4_MPLL_CON0			(soc_is_exynos4210() ? \
    121. 

  121. 						EXYNOS_CLKREG(0x14108) : \
    122. 

  122. 						EXYNOS_CLKREG(0x10108))
    123.